站长之家 - 业界 2021-11-05T18:17:15 +08:00

Cadence推出PCIe 6.0设计套件和台积电N5制程测试芯片

几周前,PCI SIG 发布了 PCIe 6.0 规范的最终版草案。很快,Cadence 就提供了业内首批经过检验的 IP 封装芯片。感兴趣的开发者们,现可借助 Cadence 的 PCIe 6.0 芯片设计套件,对各自的 PCIe 6.0 设计展开测试。如果一切进展顺利,我们或于 2022 - 2023 年见到 PCIe 6.0 的早期支持产品。

Cadence 副总裁兼 IP 集团总经理 Sanjive Agarwala 在一份声明中表示:早期采用者已经开始探索新的 PCIe 6.0 规范,该公司期待它们通过全新的 PCIe 6.0 芯片设计套件取得更多积极的成果。

据悉,Cadence 的 PCIe 6.0 芯片设计套件,主要包括了一个控制器、以及一个基于 DSP 的物理接口(PHY)。

控制器采用了多数据包处理架构,可在 x16 配置中支持高达 1024-bit 位宽的数据路径,辅以 PCIe 6.0 的所有关键特性。

包括高达 64 GT/s 的双向数据传输速率、四级脉冲幅度调制(PAM4)信令、低延迟前向纠错(FEC)、FLIT 模式、以及 L0p 功率状态。

值得一提的是,该 IP 方案采用了台积电(TSMC)的 N5 制程节点,可供各种人工智能(AI)/ 机器学习(ML)/ 高性能计算(HPC)加速器、图形处理器、SSD 主控,以及其它需要尽快引入高带宽支持的 ASIC 开发者使用。

在 IP 封装之外,Cadence 还提供基于 N5 制程工艺的 PCIe 6.0 测试芯片,以帮助广大芯片开发者测试在所有数据速率下的 PCIe 6.0 性能与信号完整性。

芯片中包含了一个 PAM4 / NRZ 双模发射器,可确保提供最佳信号完整性、对称性、线性度、低抖动。

以及一个可在 64 GT/s 的数据传输速率下,承受超过 35 dB 严酷信号 / 信道损耗的接收器,以提供先进的数据恢复能力。

Tom's Hardware 指出:随着 PCIe 6.0 芯片的使用,芯片开发者将需要在相对较长的路径上处理高达 64 GT/s 的数据传输。

作为比较,当前最新一代 DDR5 内存模组的传输速率仅为 4.8 - 7.0 GT/s 。因而确保信号的完整性、以及支持复杂的数据恢复机制,也成为了 PCIe 6.0 时代的一个必须项。

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